SoC驗(yàn)證工程師認(rèn)識(shí)到了受限隨機(jī)測(cè)試平臺(tái)的局限性，促使他們手寫C測(cè)試以在處理器上運(yùn)行模擬和硬件仿真，即使他們?cè)诔浞诌\(yùn)用SoC設(shè)計(jì)方面受到限制。這些驗(yàn)證平臺(tái)的性能不足以運(yùn)行完整的操作系統(tǒng)(OS)，因此這些測(cè)試執(zhí)行“裸機(jī)”，這大大增加了合成的開銷。
測(cè)試生成軟件，被稱為測(cè)試套件合成，使用一個(gè)易于理解的、基于圖形的場(chǎng)景模型來(lái)捕獲預(yù)期的設(shè)計(jì)行為。這些模型可以使用Accellera可移植刺激標(biāo)準(zhǔn)使用本地C++編寫或可視化描述。場(chǎng)景模型由設(shè)計(jì)或驗(yàn)證工程師創(chuàng)建，作為SoC開發(fā)的自然部分，因?yàn)樗鼈冾愃朴趥鹘y(tǒng)的芯片數(shù)據(jù)流圖，可以在白板上繪制以解釋部分設(shè)計(jì)規(guī)范。
對(duì)于SoC來(lái)說(shuō)，這可能需要數(shù)千次測(cè)試。然后，可以通過(guò)約束要測(cè)試的意圖并將工具集中在關(guān)鍵領(lǐng)域來(lái)設(shè)置覆蓋目標(biāo)。這種能力避免了傳統(tǒng)方法中出現(xiàn)的痛苦的迭代循環(huán)，傳統(tǒng)方法是設(shè)置測(cè)試，運(yùn)行驗(yàn)證工具，理解實(shí)現(xiàn)的覆蓋范圍，然后一次又一次地重置測(cè)試。
在一個(gè)由著名半導(dǎo)體公司開發(fā)的大型SoC的典型項(xiàng)目中，驗(yàn)證工程師將測(cè)試組合時(shí)間減少到以前需要手寫測(cè)試的20%。自動(dòng)化技術(shù)產(chǎn)生了更嚴(yán)格的測(cè)試用例，覆蓋率從84%提高到97%。此外，這些型號(hào)便于攜帶。
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